简介：浮点加法运算是现代数字信号处理中非常频繁的操作算法。文中结合VerologHDL和FPGA可编程技术来完成流水线结构进而实现符合IEEE754标准的单精度浮点数加法器的设计方法。通过仿真验证，该设计运算精度可达104，而且设计结构合理，可用于中高速信号处理系统之中。
简介：给出了一个SMIC0．13μmCMOS工艺的10bit／60MHz流水线ADC的设计方法。该电路去掉了采样保持电路，同时引入运放分享技术，从而大大降低了功耗。仿真结果显示。在60MHz时钟采样时，其ENOB为9．67bit，SFDR为75．2dB。
简介：为了贯彻落实“国务院关于大力发展职业教育的决定”和国家信息产业部关于“加快电子信息高技能人才的培养步伐，在电子信息产业全面推行国家职业资格证书制度”的指示。
高速流水线浮点加法器的FPGA实现
10bit 60Msps 15mW流水线ADC的设计
印制电路生产企业如何组织实施职业技能培训和鉴定
