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基于FPGA的半并行FIR滤波器设计

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摘要为了提高FIR滤波器的运算速度和降低资源消耗，本文提出了一种新颖的半并行FIR滤波器设计方法。该方法有固定的延时．可以根据滤波器抽头数的不同，得到不同的最高数据输入速率。仿真结果表明，该滤波器设计方法在高速数字下变频器的设计中有较好的性能．并且通过优化设计．可以在一个FPGA实现多个滤波器模块。

DOI 5joo72z6jv/871684

作者王春来;欧阳喜

机构地区不详

出处《数字通信世界》 2010年5期

关键词 FIR滤波器半并行 FPGA

分类 [电子电信][通信与信息系统]

出版日期 2010年05月15日（中国期刊网平台首次上网日期，不代表论文的发表时间）