绝缘栅双极晶体管（IGBT）伏安特性的计算机仿真

绝缘栅双极晶体管（IGBT）伏安特性的计算机仿真

范晓波

（西安电力电子技术研究所陕西西安710077）

摘要：绝缘栅双极型晶体管，即IGBT近些年来获得了广泛的应用，其功率容量也不断地得到提升，甚至已经应用在高压直流输电领域。随着IGBT向高压大电流方向发展，降低其饱和压降成为了研究的重点之一。本文通过ISE仿真软件对其伏安特性进行了仿真研究，结果表明，要想获得良好的伏安特性，必须对P-阱的结深、漂移区的掺杂浓度、缓冲层的厚度及其掺杂浓度进行优化。

关键词：IGBT；高压直流输电；饱和压降；伏安特性；表面MOS；衬底；掺杂

SimulationofOperationandOutputCharacteristicsoftheIGBTDevice

FanXiao-bo

(Xi’anPowerElectronicsReaserchInstitute,xi’an710077)

Abstract：Insulatedgatebipolartransistor,abbreviatedasIGBT,hasbeenwidelyusedinrecentyears,anditspowercapacityhasbeencontinuouslyimproved,eveninthefieldofhighvoltagedirectcurrenttransmission.WiththedevelopmentofIGBTtowardshighvoltageandlargecurrent,reducingitssaturationvoltagehasbecomeoneofthefocusesofresearch.Inthispaper,thevoltage-currentcharacteristicsaresimulatedbyISEsimulationsoftware.Theresultshowsthatinordertoobtaingoodvoltage-currentcharacteristics,thejunctiondepthoftheP-well,thedopingconcentrationinthedriftregion,thethicknessofthebufferlayeranditsdopingconcentrationmustbeoptimized.

Keywords：IGBT;HVDC;voltage-currentCharacteristics;Surface;MOS;Substrate;Doping

引言

作为新一代的电力电子器件，IGBT以其优异的性能在诸多领域获得了广泛的应用。随着技术的不断进步，器件的电压和电流等级越来越高，目前IGBT已开始应用在高压直流输电领域。随着阻断电压和功率容量的不断提高，降低其导通时的饱和压降再次成为研究的重点之一。本文通过对器件结构和工艺参数的计算机仿真，为器件的制造提供了重要依据。

1伏安特性的理论分析

1.1IGBT的伏安特性

IGBT的伏安特性是指，当以器件的栅极与发射极间的电压作为参考变量时，集电极电流随阳极与阴极施加电压变化的关系。如图1-1所示，集电极电流随栅射电压的增加而增大。器件的工作区可划分为饱和区、线性区、截止区和击穿区四个部分。当器件工作在饱和区时，集电极与发射极之间的压降就称为饱和压降，即VCE(SAT)。因此，对饱和压降的研究实际上就是对伏安特性的研究。

图1-1

1.2饱和压降的理论分析

由于IGBT导通时，流过器件的电流主要是MOS电流，因此，饱和压降可以简化为

VCE(SAT)=VJ1+Ice*(Re+Rjfet+Ra+Rch)

其中，VJ1是J1结的结压降，Ic是集电极饱和电流，Re、Rjfet、Ra、Rch分别是漂移区、JFET区、积累层及沟道区的电阻。对于现在的高压大电流IGBT，无一例外的采用了透明阳极和缓冲层技术，因此，漂移区和JFET区电阻以及缓冲层参数都是影响VCE(SAT)的主要因素。要降低饱和压降就是要研究这些参数与VCE(SAT)之间的关系。

2IGBT伏安特性的计算机仿真

2.1计算机仿真过程

利用ISE仿真软件中的Dios工艺仿真模块生成器件的基本结构，使用Mdraw结构生成和优化模块对工艺模块生成的结构进行优化和网格划分，利用Dessis电气仿真模块模拟器件的电气特性。在这几个过程中均可以使用Inspect图形查看模块获取相关的参数信息。包含除表面终端结构外的所有横向和纵向参数，包括各区的结深，杂质掺杂浓度，表面MOS结构中栅极氧化层厚度等。

2.1.1器件元胞结构的二维仿真结果

出于提高工作效率同时不影响仿真结果的考虑，实际操作时生成了一半的元胞结构。图1-2是利用Dios模块生成的IGBT表面MOS结构，图1-3是元胞的整体结构，图1-4是阳极结构。

图1-2IGBT表面MOS结构

图1-3元胞整体结构

图1-4阳极结构

2.1.2器件元胞结构的杂质浓度分布曲线

利用Inspect模块对所生成的元胞结构进行了多点剖分，得到了满足器件电气特性的杂质浓度分布曲线，如图1.5（a），1.5（b）,1.5（c）所示。

图1.5（a）图1.5（b）图1.5（c）

图1-5元胞杂质浓度分布

2.1.3IGBT伏安特性的仿真

利用Dessis模块对器件的伏安特性进行仿真。在多晶硅宽度保持不变的前提下，对Vce(sat)与沟道宽度之间的关系进行了多组数据的仿真分析，如图1.6所示。结果表明，沟道宽度越大，Vce(sat)越大，通过分析，这是由于Jfet区域的电阻随沟道宽度的增加而变大所致。在其它参数不变的前提下，仿真了Vce(sat)与漂移区掺杂浓度之间的关系，如图1.7。实验结果表明，由于存在电导调制效应，高压IGBT在大注入时的压降与N-漂移区的本征掺杂浓度没有关系，而是与电导调制效应及阳极注入到漂移区的载流子浓度梯度有关。在满足耐压的前提下，综合考虑积累层、JFET区、漂移区及结压降，通过仿真曲线即可确定漂移区的最佳电阻率。在兼顾耐压的条件下，仿真了Vce(sat)与N+缓冲层厚度之间的关系，如图1.8。可以看出，缓冲层的存在有利于片厚的减薄，从而降低压降，因此不能太薄，否则就要增加片厚，从而导致压降的增大，但是考虑到电导调制效应，又不能做的太后，存在一个最优值。在其它条件不变的条件下，仿真了Vce(sat)与N+缓冲层掺杂浓度之间的关系，如图1.9。结果表明，缓冲层虽然有利于耗尽层的展宽，从而可以在保证耐压的前提下使硅片做的更薄，但是其掺杂浓度却不能无上限增加，这会减小J1的注入比，因而对压降不利。以此也存在一个最佳范围。

图1.6Vce(sat)与沟道宽度之间的关系曲线

图1.7Vce(sat)与N-漂移区杂质浓度的关系曲线

图1.8Vce(sat)与N+缓冲层厚度的关系

图1.9Vce(sat)与N+缓冲层掺杂浓度的关系

3结论

通过对IGBT的伏安特性进行理论分析的同时针对器件物理结构及其电气特性进行了系统全面的仿真。实验数据表明，要想获得良好的伏安特性，获得小的饱和压降，必须对P-阱的结深、漂移区的掺杂浓度、缓冲层的厚度及其掺杂浓度进行优化。

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