基于高压反偏以及保护系统的研究

基于高压反偏以及保护系统的研究

李博然 杨晓玲 肖雨

广州广电计量检测集团股份有限公司 广东 广州 510656

摘 要：SIC作为第三代功率半导体器件在市场中应用更加广泛，主要得益于其开关速度快、功率密度高和DS可以承受更大的直流电压，其主要应用于新能源汽车工业，电力电子及其电力行业、航空航天等反面，这些行业以及设备无一例外都关系人民群众的安全以及电力国防的安全，故其对可靠性要求较高。本文以SiC MOSFET 为研究对象，并且根据AQG324标准设计动态反偏实验平台，研究其在高压反偏条件下的失效特性，同时在保证测试条件的情况下加入检测报警装置，从而满足安全性以及可靠性的需求。

关键词：动态反偏；采样保护；AQG324；光耦隔

1前言

作为电力电子设备的功率器件， SiC MOSFET 可以在控制中接受更高的频率，从而通过滤波等方式获得较低的THD，如果该电力电子器件作为逆变器需要并网，则较低的THD可以减少对电网的污染。SiC MOSFET在关断时可能承受较大的母线电压，同时受到线路杂散电感的影响可能存在超调引起DS击穿，同时若SIC无散热则可能导致SiC MOSFET在高温下可能发生各种故障，造成电力电子设备不能稳定持续运行影响顺产，还可能造成击穿爆炸等安全事故。因此SiC MOSFET的DS稳定性对其是否能够安全持久运行起到决定性作用。

基于上述原因，DS的稳定性是SIC MOSFET稳定性重要的决定因素，因此本文就高压动态反偏测试方案进行阐述，设计能够满足AQG-324要求的测试平台，从而为SIC MOSFET的DS稳定性提供老化研究基础。

2 动态反偏的设计原理与方案

2.1 动态反偏相关标准与原理说明

使用 SiC MOSFET 可以在控制中给栅极更高的频率，但是DS如果在承受高频高压的条件下击穿会对设备稳定性和人员安全造成影响，但是对于目前静态反偏已经不能满足可靠性试验的要求，因为静态试验仅是在DS加入稳定的最大反偏电压，并保持相应的时间，无法验证DS在实际工作环境条件下的可靠性，因为在高频的开通关断中，DS所承受的电应力与静态的条件下承受的电应力存在不同。因此在最新版的AQG324中详细列出了动态反偏的要求与条件。目前详细的测试参数有略微不同。这个测试用于芯片级的同时亦可用于模块的可靠性研究。由于其布局的差异，模块设计对芯片级的实际VDS有影响。目前，DRB测试（动态栅反偏）仅对碳化硅的可靠性进行试验。其实验条件如表2-1所示。

表2-1 动态反偏推荐测试参数

Table 2-1 Dynamic reverse bias recommendation test parameters

对于动态反偏而言，其循环次数、温度、频率等参数比较容易达到，但是其主要保证dds/dt=50V/ns，此项要求比较难以控制，同时因为其需要在80%VDS（MAX）条件下完成实验，因此需要抑制超调，使其在合理的范围内防止DS因为过压而击穿，同时因为串扰的影响，在DS进行反偏的条件下GS因为串扰可能存在过压，而GS的过压也可能造成MOS管的失效，从而造成实验失败。抑制因为串扰引起的过压，需要设计合理的驱动电路满足此项要求，同时使用合理的布局抑制杂散减小DS的过压。在此使用合适的驱动并且通过半桥的方式完成实验，在直流电容两端加入直流电压值，驱动输出互补的PWM波同时留有一定的死区时间使得上下桥MOS管完关断后再开通，保证不会因为MOS管没有完全关断即开通而引起短路。其原理如图2-1所示。

图2-1 系统原理图

Figure 2-1 System schematic diagram

在此通过驱动芯片1EDC60H12AH输出进行驱动，芯片1EDC60H12AH为英飞凌开发的为SIC器件设计的专用驱动芯片，其可以输出高达10A一个典型的峰值电流，使用光耦的方案进行隔离，适合在UL 1577条件的高环境温度下运行，绝缘测试电压为VISO=3000V/秒，通过将芯片的输入IN+同时接入PWM信号，IN-选择接地与单独运行，其输出通过接入隔离电源后即可驱动相应的SIC MOS管进行工作。同时为了抑制DS的杂散电压，需要在两个MOS管上并联一个金属薄膜电容，其耐压等级在1100V以上。容值在30UF左右，可以通过改变芯片输出的开通电阻与关断电阻调整DS在动态反偏时的电压变化率。

2.2 PCB设计以及布线策略

因为杂散电感不仅存在于器件中，也存在于线路中，尤其在高频条件下其杂散更加严重，因此合理的PCB布局才能尽量减少杂散电感，在此使用四层板进行设计，通过层间电容减小杂散电感从而减小在高频电压变化的条件下的超调，其PCB布局如图2-2所示

图2-2 PCB布局

Figure 2-2 pcb layout

布局采用大面积覆铜的四层板的方案，通过在支撑电容下大面积覆铜减少杂散，其第一层网络为直流母线电压正，第二层为直流母线电压正，第三以及第四层为直流母线电压负，通过留有合理的电气安全距离后即可。对于驱动布线而言，其布线需要尽量靠近MOS管，减少驱动输出到MOS管的距离从而减小串扰对栅极的影响，保证在进行DRB实验中栅极不会因为过压而损坏。其在进行DRB实验的波形如图2-3所示。

图2-3DRB输出波形

Figure 2-3 DRB Output Voltage

样品使用1200V碳化硅MOS管，从图2-3不难看出，其输出的DS电压满足80%DS最大电压，同时超调较小，在此实验条件下，其DS上升（关断）、下降（开通）的变化率均超过50V/ns，对于栅极而言，其因为有串扰的影响故存在震荡，但是震荡较为平缓。

3漏电流采样保护测试方案

3.1 漏电流采样原理

因为在高压条件下可能造成MOS管的失效，而MOS管失效后容易造成短路从而引起安全事故，因此需要设计一种保护电路在MOS管完全失效短路前断开直流主电路保护电源以及人员安全，保护电路拓扑如下图3-1所示。

图3-1 漏电流采样保护拓扑

Figure 3-1 Leakage current sampling protection topology

使用高精度采样电阻对漏电流进行采样，当漏电流流过电阻后在电阻上检测电压，因为漏电流转换为电压后其数值较小，因此需要通过运放进行调制放大，将电压放大到一个可以进行处理的范围，将采集到的电压进行隔离防止因为设备问题造成高压串入对后边的比较器以及监控造成不可逆的损坏，隔离后的电压与给定的电压进入比较器，当检测的电压超过给定电压比较器开出高电平驱动高压继电器动作，断开直流主回路，同时隔离后的采样电压亦可进入单片机的ADC引脚进行显示以及逻辑处理。

3.2运放采样与隔离电路设计

对于上述方案而言，运放采样与隔离电路为设计的关键，因为漏电流为微安级，一般使用的高精度采样电阻为20欧姆左右，因此采样电压在微伏左右，对于运放而言此类小信号可能已经淹没在噪音中，因此需要使用多级运放进行放大，同时在第一级运放使用低失调电压的器件。在此使用OPA735AID其失调电压为5uV可以精准放大微弱的信号，运放设计如图3-2所示。

图3-2 运放设计电路

Figure 3-3 Leakage current sampling protection topology

对于隔离电路而言，因为要进行线性隔离，因此使用线性光耦的方案处理，线性光耦使用HCNR201进行隔离，其为一个线性光耦，最大隔离绝缘电压为1414V，同时具有良好的线性度，通过与运放结合即可作为隔离电路使用，其电路如图3-3所示。

图3-3 线性隔离电路

Figure 3-3 Linear isolation circuit

3.3测试平台

   根据上述理论搭建测平台如图3-4所示

图3-4 测试系统

Figure 3-4 test system

总结

随着第三代半导体的发展，动态测试已经必不可少，本文设计了符合AQG324的动态反偏的测试平台，同时设计了漏电流检测与保护系统，在反偏实验中保证设备与人员安全，通过进行动态反偏实验以及后续的分析为SIC动态可靠性分析提供数据支持。

参考文献

[1] 孙肖子，邓建国，陈南等.  电子设计指南.  北京：高等教育出版社，2006. 30~31

[2] 闫美存 , 张秋 . SiC MOSFET 参数体系及测试方法研究 [J]. 信息技术与标准化 , 2021(9): 25-34．

[3] LELIS A J, HABERSAT D B, GREEN R, et al. Twoway tunneling model of oxide trap charging anddischarging in SiC MOSFETs[J]. Materials ScienceForum, 2012(717-720): 465-468.

[4] BASSLER M, AFANAS'EV V V, PENSL G, et al.Degradation of 6H-SiC MOS capacitors operatedat high temperatures[J]. MicroelectronicEngineering, 1999, 48(1-4): 257-260.

[5] MOGHADAM H A, DIMITRIJEV S, HAN J S, et al.Quantified density of active near interface oxidetraps in 4H-SiC MOS capacitors[J]. MaterialsScience Forum, 2016(858): 603-606.

[6] 池甜甜 . SiC MOSFET 阈值电压漂移特性的测试分析 [D]. 大连 : 大连理工大学 , 2021．

[7] YEN C T, HUNG C C, HUNG H T, et al. Negativebias temperature instability of SiC MOSFETinduced by interface trap assisted holetrapping[J]. Applied Physics Letters, 2016,108(1): 012106.

[8] JEITA. EDR-4713 化合物功率半导体器件可靠性测试方法指南 [S]. Tokyo:JEITA, 2017

李博然（1995—），男，汉族，云南昆明，助理工程师，硕士研究生，广州广电计量检测集团股份有限公司，研究方向：电力电子技术。